czesc nie wiem czy jeszcze potrzebujesz ten rejestr??Szczerze móiąc to nie jest to trudne do zrobienia w VHDL. Na początku musisz zdef. wejścia i wyjścia ukłdu, całą architekturę piszesz w tym samym pliku. W osobnym pliku defijuszesz tzw jednostkę testową (testbench) w nim definujesz takie elementy jak zegar, porty odpowiedzialne za przesuwanie w lewo i prawo, oraz wartośc logiczne któe podasz na wejście rejestru. Dobrze jeśli zbudujesz na końcu macro.do plik umożliwi Ci automatyczną symulację. Pozdrawiam